Synopsys Odyssey (vormals Yield Explorer) ist eine design-zentrische Yield-Management-Plattform für Leading-Edge-Halbleiterknoten. Im Gegensatz zu defektorientierten Systemen wie KLA Klarity korreliert Odyssey Yield-Daten mit dem Chip-Layout — und identifiziert, welche Design-Patterns systematisch zu Ausfällen führen. Unverzichtbar für die Yield-Analyse bei Knoten unter 28 nm, wo systematische, designbedingte Yield-Verluste gegenüber zufälligen Defekten dominieren.
Kosten: Enterprise-Lizenzmodell; Preise nur auf Anfrage — Odyssey wird typischerweise als Teil der Synopsys Manufacturing Analytics Suite lizenziert; Kosten im oberen fünf- bis sechsstelligen Bereich pro Jahr
Stärken
- Einzige Plattform, die Yield-Daten mit dem Chip-Layout ('DNA des Chips') korreliert — entscheidend für systematischen Yield-Verlust
- Identifiziert kritische Zellen und Pattern-Kombinationen, die über alle Wafer hinweg wiederholt ausfallen
- Unterstützt Design-for-Manufacturability (DfM) — Erkenntnisse fließen direkt in die nächste Tape-Out-Revision
- Bewährt bei Foundries und IDMs für 7nm, 5nm und kleinere Knoten
- Enge Integration in den Synopsys Design-Flow — Designers und Yield-Engineers arbeiten auf gemeinsamer Datenbasis
Einschränkungen
- Primär für Layout-basierte Yield-Analyse — löst nicht das Problem zufälliger Defekte aus Kontaminationsereignissen
- Erfordert Zugriff auf das Chip-Layout (GDS/OASIS) — bei Foundry-Kunden ist das IP-rechtlich sensibel
- Hohe Einstiegshürde: sinnvoll erst ab 7nm-Knoten; auf Mature-Nodes (≥28 nm) häufig überdimensioniert
- Synergie entsteht nur in Kombination mit dem Synopsys Design-Ökosystem — in heterogenen Tool-Chains geringer Wert
- Kein öffentliches Preismodell, keine Evaluierungsoption ohne Vertriebsgespräch
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So steigst du ein
Schritt 1: Synopsys Odyssey erfordert die Integration zweier Datenquellen: Elektrische Testdaten (Wafer-Bin-Maps aus dem Prober) und das Chip-Layout (GDS/OASIS). Foundries müssen mit ihren Kunden die IP-Frage klären, bevor Layout-Daten in Odyssey fließen können — das ist häufig der erste Engpass.
Schritt 2: Pilotanalyse mit einem Produkt, für das sowohl historische Yield-Daten als auch das Layout vorliegen. Synopsys-Professional-Services unterstützen die initiale Datenkopplung. Das Ziel: Identifikation der drei bis fünf kritischsten Zellen, die überproportional zu Yield-Verlust beitragen.
Schritt 3: Ergebnisse in den DfM-Prozess überführen. Kritische Pattern werden im Layout-Regelwerk markiert und in der nächsten Tape-Out-Revision adressiert. Der Yield-Gewinn über die Produktgenerationen ist der primäre ROI-Treiber.
Ein konkretes Beispiel
Ein IDM mit eigener 7-nm-Fertigung stellt fest, dass ein bestimmter Speicherzellen-Typ auf jedem Wafer mit einem Ausfallmuster korreliert, das weder durch zufällige Defekte noch durch Prozessinstabilität erklärt werden kann. Odyssey korreliert die Ausfallkoordinaten mit dem GDS-Layout und identifiziert einen spezifischen Design-Pattern als Ursache: enge Poly-Spacing-Kombinationen, die bei bestimmten Belichtungsbedingungen systematisch zu Kurzschlüssen führen. Die Designregel wird für den nächsten Tape-Out verschärft; die Yield-Verbesserung nach der Revision beträgt 8 Prozentpunkte — bei einem Wafer-Preis von 12.000 USD und 1.000 Wafer-Starts pro Woche entspricht das einem wöchentlichen Mehrertrag von mehreren Millionen Dollar.
DSGVO & Datenschutz
Odyssey verarbeitet Design-IP und Produktionsdaten in der Regel lokal oder in einer sicheren Synopsys-Cloud-Umgebung. Da Chip-Layouts zu den sensibelsten IP-Assets der Halbleiterindustrie zählen, ist die Datenhaltung eine kritische Vertragsverhandlung. Synopsys bietet On-Premise-Installation und Air-Gapped-Betrieb für hochsensible Umgebungen. Der DSGVO-Aspekt spielt eine untergeordnete Rolle — relevant ist der Schutz von Geschäftsgeheimnissen und Design-IP.
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